引言
傳統(tǒng)的單片式芯片設(shè)計將所有功能集成在采用最先進工藝節(jié)點制造的單個大型裸片上，而現(xiàn)在這種設(shè)計正在讓位于分散式的chiplet架構(gòu)。這種演進背后有著令人信服的經(jīng)濟和技術(shù)驅(qū)動因素，使基于chiplet的方案對現(xiàn)代計算系統(tǒng)越來越具有吸引力。
這種架構(gòu)轉(zhuǎn)變的主要動機源于先進工藝節(jié)點的良率考量。隨著半導體制造工藝向更小的幾何尺寸推進，由于缺陷密度問題，生產(chǎn)大型單片裸片的成本急劇上升。當單個缺陷就能導致整個大型芯片報廢時，良率問題就成為整體制造經(jīng)濟性的主導因素。通過將大型設(shè)計分解為較小的chiplet，制造商可以在單個組件上獲得更好的良率，并在為每個功能模塊選擇最合適的工藝技術(shù)方面獲得靈活性。
除了良率優(yōu)勢，chiplet架構(gòu)還能實現(xiàn)針對特定領(lǐng)域的優(yōu)化。高性能計算核心可以采用提供最佳晶體管性能的尖端工藝節(jié)點，而輸入輸出電路、內(nèi)存控制器和其他支持功能則可以用成熟且成本效益高的工藝實現(xiàn)。這種異構(gòu)集成方式允許系統(tǒng)設(shè)計者僅在最能帶來收益的地方使用先進技術(shù)，而不是強制將所有組件都放在單一昂貴的工藝節(jié)點上。
然而，向基于chiplet的系統(tǒng)轉(zhuǎn)變帶來了一個關(guān)鍵挑戰(zhàn)：如何以足夠的帶寬、能效和可靠性高效連接這些獨立的裸片。Die-to-die收發(fā)器構(gòu)成了使chiplet架構(gòu)可行的必要通信fabric。這些專用高速鏈路必須滿足嚴格的功耗效率目標，通常以皮焦每比特來衡量，同時實現(xiàn)可以匹敵甚至超越片上互連的帶寬密度[1]。
01
用于Die-to-Die通信的封裝技術(shù)
物理封裝方案從根本上決定了die-to-die鏈路的特性和性能。已經(jīng)出現(xiàn)了三種主要的封裝范式，每種在密度、成本和制造復雜度之間提供不同的權(quán)衡。
標準2D封裝代表了最具成本效益的方法，chiplet通過傳統(tǒng)的有機封裝基板連接。在這種配置中，裸片使用可控塌陷芯片連接凸點連接到層壓基板上，凸點直徑通常約為80微米，節(jié)距在110到130微米之間。基板本身的走線節(jié)距約為25微米，提供裸片之間的布線。雖然在經(jīng)濟上有吸引力，但這種方法面臨距離和損耗約束。通信路徑可能超過50毫米，并在多吉赫茲頻率下經(jīng)歷超過10分貝的插入損耗，這要求收發(fā)器電路采用復雜的均衡技術(shù)。
使用2.5D集成的先進封裝在成本和性能之間提供了中間地帶。硅interposer提供了比有機基板更精細的互連節(jié)距，利用后段工藝金屬化技術(shù)，線寬和間距約為0.4微米。通過reticle拼接技術(shù)，這些大型硅基板可以實現(xiàn)超過120毫米邊長的尺寸。硅interposer方法能夠?qū)崿F(xiàn)降至約50微米的凸點節(jié)距，并與標準封裝相比顯著減少了通道長度和損耗。對于成本敏感的應(yīng)用，硅橋接技術(shù)允許設(shè)計者僅在chiplet需要通信的局部區(qū)域使用高密度硅布線，而在其他地方采用傳統(tǒng)有機基板。
另一種先進封裝方法使用基于再分布層的扇出interposer。這些結(jié)構(gòu)避免了硅基板成本，同時仍提供比標準有機基板更精細的節(jié)距。先進的加工技術(shù)正在將RDL技術(shù)推向0.5微米的線寬和間距，實現(xiàn)具有競爭力的互連密度。RDL interposer可以在特定區(qū)域整合硅橋，結(jié)合有機材料的成本優(yōu)勢與需要的地方的局部高密度布線。
通過垂直堆疊的3D封裝在互連密度和效率方面達到了極致。目前的微凸點技術(shù)支持約50微米的節(jié)距，路線圖指向5微米的縮放。混合鍵合技術(shù)完全消除了分立凸點，在低于1微米的節(jié)距下實現(xiàn)銅對銅和介電對介電的直接鍵合。這種面對面鍵合方法創(chuàng)建了極短的垂直互連，具有最小的寄生電容和電阻，從根本上改變了die-to-die通信的功率和性能范圍。
圖1：封裝技術(shù)從標準2D到先進2.5D再到3D集成的演進，展示了向更高互連密度發(fā)展的趨勢，包括硅interposer、硅橋、扇出RDL和混合鍵合方法。
02
標準封裝Die-to-Die鏈路實現(xiàn)
已經(jīng)出現(xiàn)了幾種標準化協(xié)議來解決跨標準和先進封裝基板的die-to-die連接問題。通用Chiplet互連快速、Bunch of Wires、OpenHBI和超短距離規(guī)范定義了針對各種距離和損耗場景優(yōu)化的不同方法。這些標準通常采用帶前向時鐘的單端非歸零信號傳輸，以最小化功耗，同時實現(xiàn)每線8到224吉比特每秒的數(shù)據(jù)速率。
針對最長標準封裝鏈路的代表性實現(xiàn)展示了克服挑戰(zhàn)性信道條件所需的架構(gòu)復雜性。使用四電平脈沖幅度調(diào)制以113吉比特每秒運行的XSR收發(fā)器是現(xiàn)代die-to-die鏈路設(shè)計的例證。這個八端口輸入輸出核心使用從全局鎖相環(huán)分布的四分頻時鐘工作，在保持時序裕度的同時降低時鐘功耗。
在發(fā)送側(cè)，架構(gòu)采用無尾四比一復用器饋送具有550毫伏峰峰值差分擺幅的電流模式邏輯輸出驅(qū)動器。發(fā)送均衡使用四抽頭模擬前饋均衡器，對前兩個碼間干擾項具有低于1毫伏每最低有效位的精細分辨率。另外兩個獨立的漫游抽頭可以處理位置3到22之間的碼間干擾項，適應(yīng)各種通道長度和損耗分布。這種靈活的均衡結(jié)構(gòu)允許發(fā)送器對損耗最小的短通道和接近80毫米、插入損耗超過11分貝的長通道進行預(yù)補償。
接收路徑從基于跨導-跨阻放大器的連續(xù)時間線性均衡器開始，提供高達5分貝的高頻峰化，分辨率步進為0.2分貝。這種模擬均衡在信號采樣之前消除了大部分碼間干擾。每個四分頻段包括五個采樣器：三個數(shù)據(jù)采樣器用于PAM4電平檢測，一個邊沿采樣器用于時鐘恢復，一個誤差采樣器用于自適應(yīng)。基于相位插值器的波特率時鐘和數(shù)據(jù)恢復系統(tǒng)保持最佳采樣相位。
自適應(yīng)策略通過基于token的反向通道協(xié)議采用接收器驅(qū)動的發(fā)送和接收均衡設(shè)置優(yōu)化。這種方法允許直接訪問誤差信息的接收器協(xié)調(diào)整個鏈路的均衡，而不需要從接收器到發(fā)送器的復雜誤差遙測。在跨越5到80毫米、損耗從0.8到11.5分貝的多芯片模塊通道上的測試表明，13個通道以128吉比特每秒運行，總吞吐量超過1.6太比特每秒，在113吉比特每秒時功耗效率為1.55皮焦每比特。
圖2：113Gb/s PAM4 XSR收發(fā)器架構(gòu)，顯示了具有四分頻時鐘的八端口I/O核心，帶有模擬FFE和漫游抽頭的發(fā)送路徑，以及帶有Gm-TIA CTLE和每段多個采樣器的接收路徑。
圖3：XSR收發(fā)器在多個通道長度（從5mm到80mm）上的性能，展示了在插入損耗從0.8dB到11.5dB的通道上的成功操作，眼圖和誤碼率測量顯示了漫游抽頭均衡的有效性。
對于挑戰(zhàn)性稍低的標準封裝通道，更簡單的架構(gòu)可以實現(xiàn)出色的效率。在4納米技術(shù)中實現(xiàn)的每線48吉比特每秒鏈路展示了這種方法。單端PAM2信號傳輸配合在10個通道之間共享的差分前向時鐘提供了基礎(chǔ)。發(fā)送復用器結(jié)合了基于源跟隨器的反饋均衡器，以在主驅(qū)動器之前減少碼間干擾。輸出級使用低擺幅NMOS主驅(qū)動器和并聯(lián)電容均衡器進行額外的高頻增強。在接收側(cè)，嵌入切片器第二級的單抽頭判決反饋均衡器消除了主要的后游標碼間干擾。在具有3分貝損耗的10毫米封裝基板通道上，這種直接的架構(gòu)實現(xiàn)了0.67皮焦每比特，邊緣帶寬密度為1.85太比特每秒每毫米，證明當通道損耗保持適度時，更簡單的電路就足夠了。
圖4：三星48Gb/s每線die-to-die鏈路，顯示了具有差分前向時鐘的四片架構(gòu)、帶反饋均衡的發(fā)送復用器，以及帶單抽頭DFE的接收路徑，實現(xiàn)了0.67pJ/b的能效。
03
先進封裝鏈路架構(gòu)
硅interposer和硅橋技術(shù)與有機封裝基板相比能夠?qū)崿F(xiàn)顯著更高的互連密度和更低的通道損耗。這些改進的通道特性允許架構(gòu)簡化和整體功耗效率改善。通過硅interposer的每線32吉比特每秒實現(xiàn)說明了先進封裝的優(yōu)勢。
該設(shè)計采用單端PAM2信號傳輸，在39個數(shù)據(jù)通道之間共享半速率前向時鐘。由于硅interposer布線的出色偏斜特性，每個時鐘的更高通道數(shù)量變得可行。接收數(shù)據(jù)選通通道中的全局去偏電路建立標稱時序?qū)R，而每通道時鐘路徑延遲為每條單獨通道提供精細調(diào)整。發(fā)送器使用反射消除驅(qū)動器拓撲，允許未終端接收器，消除了接收側(cè)終端功耗。這種電壓模式驅(qū)動器產(chǎn)生前向行波，同時發(fā)射抑制來自未終端接收器反射的消除波。
接收器在兩級鎖存結(jié)構(gòu)內(nèi)結(jié)合了單抽頭判決反饋均衡器，處理主要的后游標碼間干擾而不需要單獨的均衡電路。在3毫米硅interposer通道上，該通道在16吉赫茲時表現(xiàn)出3.9分貝的插入損耗和29.3分貝的串擾，該架構(gòu)實現(xiàn)了0.44皮焦每比特，邊緣帶寬密度達到令人印象深刻的8太比特每秒每毫米。該實現(xiàn)中使用的50微米凸點節(jié)距仍為隨著凸點技術(shù)持續(xù)縮放帶來進一步密度改進留有空間。
圖5：通過硅interposer的每線32Gb/s die-to-die鏈路，顯示了使用50μm凸點節(jié)距的物理實現(xiàn)、帶前向時鐘架構(gòu)的發(fā)送和接收片的框圖、反射消除驅(qū)動器和單抽頭DFE接收器的詳細電路，以及展示-3.9dB插入損耗和-29.3dB串擾的通道特性。
另一個針對3納米技術(shù)中每線32吉比特每秒的先進封裝實現(xiàn)采用了差分前向時鐘的不同架構(gòu)方法。該設(shè)計在18個數(shù)據(jù)通道之間共享差分時鐘，使用時鐘和數(shù)據(jù)的獨立傳輸來保持信號完整性。發(fā)送路徑采用源串聯(lián)終端驅(qū)動器，通過受控阻抗匹配來最小化反射。接收時鐘通道分布多個相位對齊的副本：具有最小延遲的數(shù)據(jù)時鐘、延遲0.5單位間隔的邊沿時鐘，以及可從0.5調(diào)整到1.5單位間隔的眼圖開啟監(jiān)視時鐘。每通道時鐘和數(shù)據(jù)恢復為每個數(shù)據(jù)路徑設(shè)置最佳延遲代碼，適應(yīng)制造變化和通道間偏斜。
在具有2.4分貝插入損耗和18.1分貝串擾的1和2毫米CoWoS封裝通道上的測試顯示，功耗為0.36皮焦每比特，邊緣帶寬密度為3.84太比特每秒每毫米。與較長的標準封裝鏈路相比，該先進封裝中較低的損耗和較短的通道實現(xiàn)了更簡單的均衡結(jié)構(gòu)和改進的功耗效率。
圖6：Marvell在3nm技術(shù)中的每線32Gb/s die-to-die鏈路，顯示了在18個通道之間共享差分前向時鐘的片架構(gòu)、發(fā)送和接收通道實現(xiàn)、具有1mm和2mm通道配置的物理裸片布局，以及展示-2.4dB插入損耗和串擾特性的通道測量。
另一種信號傳輸方法使用相關(guān)編碼來減少所需的通道帶寬。六線上五比特編碼方案保持恒定的共模電壓和受控轉(zhuǎn)換，同時將有效奈奎斯特頻率降低到以相同每線數(shù)據(jù)速率運行的標準非歸零鏈路的五分之三。發(fā)送器將五個數(shù)據(jù)位編碼成選定的六線模式以保持平衡并最小化碼間干擾比。接收器使用多輸入組合器同時采樣所有六根線，將模式解碼回原始五位。雖然這種方法減少了所需的通道帶寬，但引入了對相關(guān)線之間偏斜的敏感性，并需要更復雜的編碼和解碼邏輯。16納米實現(xiàn)在6分貝通道上實現(xiàn)了每線20.8吉比特每秒，功耗為1皮焦每比特，證明了矢量信號傳輸在die-to-die應(yīng)用中的可行性。
04
同時雙向通信
在使用相同物理凸點和布線資源的同時將單端鏈路的有效帶寬密度加倍，這推動了同時雙向信號傳輸方法。在這種技術(shù)中，鏈路的兩端在同一根線上同時發(fā)送和接收，每個收發(fā)器將所需的入站信號與自己的出站信號以及由阻抗不連續(xù)性產(chǎn)生的回波分離。
同時雙向信號傳輸?shù)幕咎魬?zhàn)在于實現(xiàn)發(fā)送和接收信號之間的充分隔離。在接收器輸入端，復合信號包含來自遠端發(fā)送器的期望入站信號、來自近端發(fā)送器的本地出站信號以及由阻抗失配處的反射產(chǎn)生的回波分量。連續(xù)時間線性均衡器可以補償影響入站信號的通道插入損耗，但同樣會放大回波分量，限制了其有效性。
回波消除對于恢復干凈的接收數(shù)據(jù)變得必不可少。一種實現(xiàn)方法使用結(jié)合R-gm網(wǎng)絡(luò)和自適應(yīng)回波消除的混合結(jié)構(gòu)。R-gm混合通過模擬相減提供初始信號分離，而數(shù)字回波消除處理殘余回波。發(fā)送器使用電壓模式驅(qū)動器拓撲生成出站信號。該驅(qū)動器信號的副本饋入混合相減網(wǎng)絡(luò)，通過仔細的電阻比匹配實現(xiàn)發(fā)送信號的一階消除。由入站數(shù)據(jù)主導、出站和回波分量減少的結(jié)果差分信號饋入接收器連續(xù)時間線性均衡器和采樣器。
自適應(yīng)回波消除使用有限脈沖響應(yīng)濾波器基于本地發(fā)送數(shù)據(jù)生成回波信號的估計。符號-符號最小均方自適應(yīng)連續(xù)調(diào)整濾波器抽頭權(quán)重，以最小化接收器誤差信號中的殘余回波。此自適應(yīng)過程在數(shù)據(jù)傳輸期間連續(xù)運行，不需要特殊訓練序列。在多芯片模塊通道上的測試表明，與沒有消除的操作相比，回波消除在電壓裕度方面提供了幾分貝的改進，驗證了這種方法的有效性。
32吉比特每秒同時雙向源同步鏈路在28納米CMOS技術(shù)中在損耗約為10分貝的通道上實現(xiàn)了1.83皮焦每比特。該架構(gòu)使用電壓模式發(fā)送驅(qū)動器、R-gm混合結(jié)構(gòu)、連續(xù)時間線性均衡和自適應(yīng)回波消除來處理具有挑戰(zhàn)性的信號分離要求。每個收發(fā)器支持主從配置，時鐘生成和分布適應(yīng)鏈路拓撲。
圖7：32Gb/s PAM2同時雙向收發(fā)器，顯示了帶有時鐘通道、數(shù)據(jù)通道的主從配置、R-gm混合和回波消除的詳細電路實現(xiàn)，以及展示在6英寸通道上成功操作、誤碼率低于10^-12的性能結(jié)果。
另一種同時雙向方法通過架構(gòu)優(yōu)化針對更高的數(shù)據(jù)速率。每線50.4吉比特每秒的實現(xiàn)使用基于逆變器的電壓模式驅(qū)動器和互補副本驅(qū)動器來實現(xiàn)信號分離。主驅(qū)動器和副本驅(qū)動器接收互補數(shù)據(jù)，產(chǎn)生相反極性的信號。包含入站和出站分量的焊盤信號連接到跨阻放大器的一個輸入，而副本驅(qū)動器輸出連接到另一個輸入。仔細的電阻縮放設(shè)置跨阻放大器增益，使得出站信號消除而入站信號被放大，通過模擬相減實現(xiàn)混合分離。
兩個單向前向時鐘通道為14到18個雙向數(shù)據(jù)通道提供時序，具體取決于配置。當前實現(xiàn)使用55微米凸點節(jié)距，計劃在未來的interposer設(shè)計中遷移到跨四個布線層的12.14微米信號對信號節(jié)距。在12.6吉赫茲時，計劃的interposer表現(xiàn)出4.0分貝的插入損耗，遠端串擾低于負49.1分貝，近端串擾低于負40.7分貝。投影到具有四rank拓撲的18個數(shù)據(jù)通道，估計面積密度為5.73太比特每秒每平方毫米，邊緣密度為11.0太比特每秒每毫米，功耗為0.281皮焦每比特。這些密度投影接近3D集成的預(yù)期水平，同時使用2.5D封裝技術(shù)。
圖8：每線50.4Gb/s同時雙向die-to-die鏈路，顯示了帶互補副本的基于逆變器的驅(qū)動器、基于跨阻放大器的信號分離、當前55μm凸點節(jié)距的物理實現(xiàn)、計劃的具有四個布線層的12.14μm節(jié)距interposer、通道特性，以及實現(xiàn)5.73Tb/s/mm2面積密度的性能投影。
05
3D集成
通過垂直裸片堆疊的3D封裝從根本上改變了die-to-die互連的設(shè)計空間。微凸點或混合鍵合實現(xiàn)的極短垂直連接消除了主導平面互連設(shè)計的許多挑戰(zhàn)。通道損耗變得可以忽略不計，串擾顯著降低，寄生電容大幅減少。這些改進允許收發(fā)器電路的大幅簡化，同時實現(xiàn)空前的帶寬密度和功耗效率。
UCIe-3D規(guī)范定義了用于3D裸片堆疊的標準化接口，對密度和效率有著激進的目標。該標準設(shè)想優(yōu)化實現(xiàn)的凸點節(jié)距低于10微米，通過混合鍵合縮小到1微米。在這些精細節(jié)距下，帶寬密度投影在9微米節(jié)距時超過4000吉比特每秒每平方毫米，在1微米節(jié)距時攀升至超過100000吉比特每秒每平方毫米。功耗效率目標在9微米節(jié)距時達到0.05皮焦每比特，在最精細節(jié)距時接近0.01皮焦每比特，相比2D鏈路代表了幾個數(shù)量級的改進。
通道特性的顯著改善實現(xiàn)了深刻的架構(gòu)簡化。標稱UCIe-3D物理層由簡單的基于逆變器的觸發(fā)器到觸發(fā)器通信組成，具有前向時鐘且沒有偏斜調(diào)整電路。發(fā)送器使用標準數(shù)字逆變器驅(qū)動垂直連接，而接收器采用簡單的緩沖器或觸發(fā)器來捕獲數(shù)據(jù)。沒有較長通道所需的均衡要求、時鐘和數(shù)據(jù)恢復復雜性以及自適應(yīng)電路，收發(fā)器簡化為在原生芯片時鐘頻率下運行的基本數(shù)字邏輯。這種簡化消除了串行化-解串行化開銷，允許每連接標稱操作在4吉比特每秒，通過數(shù)據(jù)寬度縮放來滿足帶寬要求。
3D鏈路的能效優(yōu)勢源于超出簡化電路的多個因素。消除串行化-解串行化去除了耗電的高速時鐘樹和復用器-解復用器邏輯。短垂直連接呈現(xiàn)最小的容性負載，降低驅(qū)動器功耗。降低的靜電放電保護要求進一步減少寄生電容。這些因素的組合實現(xiàn)了低于0.01皮焦每比特的激進功耗效率目標。
在凸點面積變得充裕的最精細節(jié)距處出現(xiàn)了一個有趣的優(yōu)化機會。以分數(shù)頻率運行更多并行線可以進一步降低功耗。例如，使用兩倍連接數(shù)在2吉比特每秒而不是標稱連接在4吉比特每秒運行，在保持總帶寬的同時降低數(shù)字邏輯中的動態(tài)功耗。交叉點取決于具體的實現(xiàn)技術(shù)，但在密度和功率之間進行權(quán)衡的靈活性提供了有價值的設(shè)計自由度。
圖9：提議的UCIe-3D物理層架構(gòu)，顯示了帶前向時鐘的簡化觸發(fā)器到觸發(fā)器通信，以及面積帶寬密度和功耗效率相對于凸點節(jié)距的投影，展示了通過混合鍵合的3D集成實現(xiàn)的顯著改進。
06
結(jié)論與未來方向
Die-to-die收發(fā)器已成為基于chiplet的系統(tǒng)架構(gòu)的使能技術(shù)，為單片芯片設(shè)計提供了有吸引力的替代方案。從標準有機基板到先進硅interposer再到3D垂直堆疊的封裝方法范圍為設(shè)計者提供了優(yōu)化不同成本、性能和密度組合的靈活性。每種封裝技術(shù)對收發(fā)器設(shè)計施加不同的約束，導致從用于長損耗通道的復雜均衡到用于超短垂直連接的簡單數(shù)字信號傳輸?shù)囊幌盗屑軜?gòu)解決方案。
采用像XSR這樣的差分信號傳輸?shù)臉藴史庋bdie-to-die鏈路為高達50毫米的距離提供了經(jīng)過驗證的解決方案，盡管帶寬密度和功耗效率相對適中。在標準和先進封裝上的單端信號傳輸方法在保持合理功耗的同時實現(xiàn)了更好的面積效率。采用硅interposer或橋的先進2.5D封裝實現(xiàn)了更高的密度和改進的通道特性，轉(zhuǎn)化為更簡單的均衡要求和更好的整體效率。同時雙向信號傳輸提供了以信號分離和回波消除的額外電路復雜性為代價將帶寬密度加倍的路徑。
向3D封裝的過渡代表了die-to-die通信能力的不連續(xù)改進。互連長度和寄生參數(shù)的數(shù)量級減少實現(xiàn)了收發(fā)器電路的顯著簡化，同時實現(xiàn)了空前的帶寬密度和功耗效率。隨著混合鍵合技術(shù)成熟并縮放到亞微米節(jié)距，3D chiplet集成可能會成為最高性能和密度證明額外制造復雜性合理的應(yīng)用的首選方法。封裝技術(shù)演進和收發(fā)器電路創(chuàng)新的融合繼續(xù)擴展由異構(gòu)chiplet構(gòu)建的分散式計算系統(tǒng)的設(shè)計空間。
參考文獻
[1] S. Palermo, "Lecture 15: Die-to-Die Transceivers," ECEN720: High-Speed Links Circuits and Systems, Analog & Mixed-Signal Group, Texas A&M University, Spring 2025.
END
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