引言
半導體行業自1965年戈登·摩爾做出預見性觀察以來取得了顯著進展。本文探討晶體管發展的精彩歷程，從早期發展到現今推動計算需求的創新技術[1]。
計算黃金時代（1965-2005）
晶體管發展的前四十年標志著計算技術的黃金時代。在這期間，半導體行業經歷了晶體管數量的指數級增長，推動了從大型機到個人計算機等各類計算范式的發展。這個時代的成功建立在摩爾定律和丹納德縮放法則的協同關系之上。
圖1展示了封裝內晶體管數量的指數級增長，預計到2030年將通過多芯片系統級封裝（SiP）集成達到一萬億個。
圖2描繪了從1970年到2030年，在摩爾定律和丹納德縮放推動下的計算黃金時代。
這一早期階段見證了材料和工藝工程方面的重大創新。兩個關鍵發展是柵極電介質厚度的持續縮放和漸進式淺層源漏擴展的形成。這些進展使得柵極長度能夠從微米級縮小到納米級，同時保持適當的晶體管閾值電壓。
這一時期的重要里程碑是晶體管工作電壓從5V降低到1.2V，隨著柵極電介質層變薄，這種降低對維持產品可靠性非常必要。這種縮放使得芯片時鐘頻率從數十千赫茲提升到3吉赫茲。
移動計算時代（2005-現在）
晶體管發展的第二個時代與移動計算的興起同步，研發重點從原始性能轉向每瓦性能優化。這一時期引入了創新解決方案來應對功耗挑戰。
圖3展示了在后丹納德縮放時代，核心級并行如何實現持續的性能提升。
行業在這一時期面臨重大挑戰，包括柵極氧化層厚度縮放的基本限制和硅溝道遷移率的退化。
圖4展示了(a)柵極氧化層厚度縮放的基本限制和(b)由于電場增加導致NMOS通用遷移率的快速退化。
晶體管技術的突破性創新
多項突破性創新出現，克服了看似難以逾越的障礙。一項重要發展是應變硅技術的引入。
圖5展示了在源漏區域中的SiGe如何在2004年90納米節點實現單軸應變，提升PMOS晶體管驅動電流。
圖6說明了高k介電質和金屬柵極電極如何實現自1960年代以來晶體管和集成電路最基礎的改變。
行業還經歷了從平面晶體管到三維FinFET架構的轉變。
圖7展示了從2011年到2024年鰭片輪廓的演進以及FinFET晶體管如何在給定面積內實現有效晶體管寬度的大幅提升。
晶體管技術的未來
隨著人工智能計算時代的到來，新型晶體管架構正在出現以滿足日益增長的計算需求。
圖8展示了環繞柵極(GAA)晶體管設計如何改善靜電可縮放性以及展示了其實現更高有效溝道寬度的能力。
圖9展示了NMOS堆疊在PMOS上方的堆疊式GAA晶體管橫截面，實現顯著的CMOS面積減少。
應對能源挑戰
人工智能計算的指數級增長正在造成前所未有的能源需求。
圖10根據富國銀行和AEP的數據，展示了人工智能計算的全球能源需求增長速度。
正在開發新的晶體管技術來應對這些能源挑戰。
圖11展示了亞閾值斜率低于60mV/decade如何實現閾值電壓降低并在超低工作電壓下提升性能。
圖12展示了新型鐵電晶體管如何通過降低工作電壓來減少能源消耗。
先進材料與發展方向
行業正在探索各種材料和架構，以實現進一步的縮放和效率提升。
圖13展示了超薄HfO2-ZrO2-HfO2柵極堆疊在保持柵極泄漏電流不變的情況下改善等效氧化層厚度。
圖14展示了具有超低開關電壓的NMOS鐵電晶體管的工作原理。
圖15展示了鍺溝道晶體管的TEM橫截面以及與傳統FinFET相比，在低電壓下實現更高驅動電流的碳納米管晶體管。
半導體行業正在持續創新，研究人員和工程師不斷努力克服新的挑戰。在邁向萬億晶體管時代的過程中，研發重點依然是開發更高能效的解決方案，同時保持半導體行業六十多年來的性能提升速度。
參考文獻
[1] T. Ghani and P. Ranade, "The Incredible Shrinking Transistor – Shattering Perceived Barriers and Forging Ahead," in 2024 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2024.
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